lzprograma/Chip-Hexa

来源：https://github.com/lzprograma/Chip-Hexa

Chip-Hexa

实验性 16 核处理器架构，探索六边形互连、能源效率以及性能与成本比的优化。

LUNZ HEX-16

实验性开放处理器架构

LUNZ HEX-16 是一种实验性处理器架构，探索多核性能、能源效率、互连设计和实现成本之间的平衡。

本项目研究通过六边形网络连接的简单 16 核处理器，能否在每瓦性能和单位成本性能方面提供有吸引力的权衡。

这是一个处于早期阶段的研究项目。其设计选择、仿真模型和性能假设仍在完善中，需要进一步验证。

项目愿景

目标是开发一种开放、模块化的处理器架构，优先考虑效率和简洁性，而非最大限度地增加硬件复杂度。

核心研究问题是：

精心平衡的 16 核架构能否在不依赖大型专用加速器的情况下，以更低的能耗和实现成本达到实用的性能水平？

本项目将处理器作为一个完整系统来研究：执行核心、缓存、通信网络、存储层次结构和电源管理。

初始架构

这些数值描述的是当前设计基线，并不代表已制造或经过物理验证的处理器。

设计原则

1. 平衡的多核设计

该架构采用 16 个相对简单的核心，而不是依赖单个极其复杂的核心。

预期收益是在控制硬件复杂度、能耗和实现面积的同时，利用并行性。

2. 六边形互连研究

本项目研究用于处理单元之间通信的六边形邻接结构。

该网络旨在减少不必要的通信开销，并提供可扩展的局部连接。

实际收益取决于路由、拥塞、链路宽度、物理布局和工作负载行为。这些收益必须通过测量来确定，不能仅凭假设。

3. 注重能耗的运行方式

目标工作频率为 3 GHz，并将支持可配置的工作频率作为设计目标。

未来的实现工作将研究时钟门控、空闲状态以及电压和频率管理。

4. 缓存与存储优化

本项目评估不同的缓存容量方案，包括 14 KiB 和 16 KiB 的 L1 配置。

目标是确定较小的缓存能否在不造成过多缓存未命中或增加控制复杂度的情况下，显著节省面积和能耗。

5. 简洁性与成本意识

初始基线不包含专用加速器和不必要的复杂执行机制。

只有当测量结果证明硬件功能的收益足以抵偿其面积、能耗和验证成本时，才会考虑引入这些功能。

当前开发阶段

本项目目前包含初步的架构规范和基于 Python 的仿真模型。

当前研究活动包括：

• 探索 16 核六边形拓扑。
• 比较不同的缓存容量方案。
• 评估可配置的时钟频率。
• 估算合成工作负载下的吞吐量、执行时间和能耗。
• 改进仿真器并定义可复现的测试。
• 为未来的 RTL 实现做好架构准备。

重要局限

当前结果是仿真估算值，并非来自实体芯片的测量值。

本项目尚未证明以下成果：

• 已制造的处理器或经过验证的 FPGA 实现。
• 性能优于 x86、ARM、RISC-V 或商用处理器。
• 制造成本低于现有替代方案。
• 在 3 GHz 下的实际功耗。
• 基于综合后的硬件设计、经过验证的面积、时序或功耗估算。

仿真器结果取决于模型的假设和参数，不应被解读为可直接与商用基准测试比较的结果。

路线图

1. 完善架构规范。
2. 改进仿真器的存储、缓存和网络争用模型。
3. 定义指令集和二进制编码。
4. 使用 SystemVerilog 实现并测试单个处理器核心。
5. 开发片上网络和多核存储一致性系统。
6. 使用适当的硬件设计工具验证功能，并评估面积、时序和功耗。
7. 探索 FPGA 原型验证，并最终探索 ASIC 实现。

开放研究

本项目旨在支持可复现的实验、文档记录和未来的贡献。

随着新证据的出现，架构决策将作出修订。有关性能、功耗和成本的主张将与得出这些主张所使用的假设和方法一并记录。

项目状态

早期实验性架构——尚未制造芯片。

LUNZ HEX-16 是一项研究工作，旨在探索一种可能兼具高效率和成本意识的多核处理器。其提出的优势仍是假设，需要通过仿真、RTL 验证、综合和物理实现进行评估。

欢迎贡献、技术批评和可复现的实验。

许可证

硬件设计、仿真器和文档的许可证将在仓库中明确标识。在复用或重新分发项目材料之前，请查阅适用的许可证文件。