automated-verification

本文介绍了Vera，一个面向LLM智能体的端到端自动化安全测试框架，它结合了文献驱动的风险发现、安全案例的组合式构建以及基于证据的验证。在四个智能体框架上的评估揭示了显著的安全缺陷，在多通道攻击下平均攻击成功率高达93.9%，同时发布了包含1600个可执行安全案例的Vera-Bench。

本文提出STG，一种用于LLM驱动硬件设计工作流的结构化测试台生成框架，与现有基于提示的方法相比，它降低了token成本并提高了验证可靠性。