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作者描述了在逻辑门级别设计自定义CPU、集成带有缓存的DDR3内存，并成功在FPGA上运行Doom的经历，该经历随后走红网络。
麻省理工学院的JARVIS挑战测试了AI能否加速喷气发动机的设计、制造和测试，结果表明AI能加快工程进度，但人类判断力和制造能力仍然至关重要。
Alex Mordvintsev 介绍了 MorphoHDL，这是一种极简语言原型，用于通过大小无关的图重写规则来生长布尔电路。
一本涵盖RISC-V微处理器和系统芯片详细设计的教材，包括用于单发射、超标量和多核实现的开源SystemVerilog代码和测试用例。
一个线程分析了六家AI芯片竞争对手（Tenstorrent、Cerebras、Trainium、TPU、SambaNova、Furiosa）如何都独立放弃了传统GPU的特性，如硬件缓存和线程，转而使用软件管理的SRAM和不同的编程模型，与NVIDIA的CUDA方法形成对比。
作者使用65536个低成本RISC-V微控制器（CH570）自制了一个GPU类并行计算集群，实现了QVGA分辨率渲染，并解决了电源、散热和编程自动化等工程挑战。
AgRefactor是一个基于LLM的多智能体工作流，用于将软件重构为HLS兼容程序，具备自演进记忆系统和自动化重构工具，在真实世界基准测试中实现了显著加速。
NVIDIA 提出 HORIZON，一个自我进化的智能体框架，将硬件设计视为仓库级代码演化，在多个硬件设计套件上实现了100%的基准测试完成率。
一个完全由分立逻辑门构建的8位哈佛架构CPU，使用Logisim-Evolution设计，提供开源文件和文档。由大二电子工程学生创建。
本文提出STG，一种用于LLM驱动硬件设计工作流的结构化测试台生成框架，与现有基于提示的方法相比，它降低了token成本并提高了验证可靠性。
OpenRTLSet推出了最大的完全开源硬件设计数据集，包含超过131,000个Verilog代码样本，支持对LLM进行微调以用于Verilog代码生成。
Alpha-RTL (TTT-RTL) 引入了一种用于 RTL 硬件优化的测试时训练框架，利用带有 EDA 反馈的强化学习来优化 LLM 生成的设计。它在基准测试上实现了显著的 PPA 减少。
StepPRM-RTL 是一个新颖的框架，结合了逐步轨迹建模、过程奖励建模（PRM）和检索增强微调（RAFT），旨在提升基于LLM的RTL代码生成能力，适用于 Verilog 和 VHDL，在功能正确性指标上比现有最优方法提升超过10%。
Verilog-Evolve 是一个反馈驱动的框架，通过迭代优化大型语言模型生成的 Verilog 代码，利用功能仿真、综合和时序指标促进更优候选方案的选出，并跨任务演进可复用的修复技能。
本文类比了C/C++中的安全漏洞与Verilog中的安全漏洞，指出硬件描述语言的设计导致了缺陷，并认为行业应投资于更安全的替代方案，类似于软件领域对内存安全编程语言的推动。
一位开发者正在使用AI辅助CAD（Claude Code）设计定制腕式潜水电脑，将原本需要数周的设计过程压缩成一个周末项目。最终设备将采用3D打印制造，并运行Bühlmann ZHL-16C减压算法。
CPPL是一个编译器中介框架，通过使用Python领域特定语言和基于JSON的中间表示，连接大语言模型与硬件设计，从而实现可静态检查、可优化的RTL生成。
RTL-BenchMT是一个智能体框架，能够自动识别并修正有缺陷的案例，检测RTL生成基准中的过拟合问题，从而减少EDA研究中的人工维护工作。