rtl

Verilog-Evolve 是一个反馈驱动的框架，通过迭代优化大型语言模型生成的 Verilog 代码，利用功能仿真、综合和时序指标促进更优候选方案的选出，并跨任务演进可复用的修复技能。

CPPL是一个编译器中介框架，通过使用Python领域特定语言和基于JSON的中间表示，连接大语言模型与硬件设计，从而实现可静态检查、可优化的RTL生成。