rtl-generation

VeriTrace 是一个用于自动化 Verilog RTL 生成的多智能体系统，它引入了智能体时间探索（Agentic Temporal Exploration），使调试智能体能够完全控制信号选择、时间窗口和迭代深度，在 VerilogEval-V2 上实现了 100% 的 Pass@1，并比基线模型高出 +5.1% 的性能。

RTL-BenchMT是一个智能体框架，能够自动识别并修正有缺陷的案例，检测RTL生成基准中的过拟合问题，从而减少EDA研究中的人工维护工作。