标签
StepPRM-RTL 是一个新颖的框架，结合了逐步轨迹建模、过程奖励建模（PRM）和检索增强微调（RAFT），旨在提升基于LLM的RTL代码生成能力，适用于 Verilog 和 VHDL，在功能正确性指标上比现有最优方法提升超过10%。
Verilog-Evolve 是一个反馈驱动的框架，通过迭代优化大型语言模型生成的 Verilog 代码，利用功能仿真、综合和时序指标促进更优候选方案的选出，并跨任务演进可复用的修复技能。
本文类比了C/C++中的安全漏洞与Verilog中的安全漏洞，指出硬件描述语言的设计导致了缺陷，并认为行业应投资于更安全的替代方案，类似于软件领域对内存安全编程语言的推动。
本文描述了 CRC Generator（一个用于生成 Verilog/VHDL CRC 代码的命令行工具）以及 Julia Desmazes 在 GitHub 上对其所做的归档，以保存 Evgeni Stavinov 最初编写的工具。
CPPL是一个编译器中介框架，通过使用Python领域特定语言和基于JSON的中间表示，连接大语言模型与硬件设计，从而实现可静态检查、可优化的RTL生成。
一系列详细的博客文章，记录了从零开始使用FPGA设计和实现科学计算器的过程，涵盖了数值方法、CPU架构、微码和硬件原型设计。
该项目使用FPGA在硬件中实现了一个功能齐全的科学计算器，包括自定义软CPU、微码固件和支持工具。它提供了一个基于Web的模拟器和开源的Verilog代码。