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TicTacBench is a new benchmark designed to evaluate the timing closure capabilities of coding agents in RTL design. It reveals that current agents have significant room for improvement and proposes TicTacSkill to enhance their performance.

本文探索使用LLM智能体进行芯片设计，采用更高层次的抽象，引入名为AHRR的工作流，该工作流结合了基于智能体的HLS设计与RTL细化，在基准测试中实现了比直接RTL设计快2.6倍的加速。

本文介绍了一种仿真感知的大语言模型框架，用于模拟集成电路布局精炼，采用上下文内策略改进，与现有方法相比，在更少的仿真次数下实现了更好的布局后性能。

本文介绍了TTARO，一种在线深度核贝叶斯优化框架，它利用已评估的优值标签在测试时自适应电路表示。它提高了模拟电路拓扑搜索的样本效率，与标准贝叶斯优化相比，遗憾曲线下面积（regret AUC）减少了15.2%，与固定深度核学习相比减少了20.7%。

GoGoTB 是一个用于端到端 RTL 验证的智能体框架，实现了基于规范的覆盖率收敛，在无需人工干预的情况下在 8 个设计上达到高覆盖率。

本文介绍了SINA，一个开源AI流水线，能够自动将电路原理图图像转换为网表，准确率达96.67%，通过集成深度学习、OCR和视觉语言模型，显著优于以往方法。