三星展示42nm栅极间距的三重纳米片沟道3D堆叠FET

# 从GAA到3D堆叠FET：将晶体管扩展至第三维度 来源：https://semiconductor.samsung.com/news-events/tech-blog/from-gaa-to-3d-stacked-fet-expanding-the-transistor-into-the-third-dimension/ ### **1. 引言** 三星电子半导体研究院在2026年6月14日至18日举行的VLSI研讨会上发表了论文*《首次展示栅极间距为42 nm、采用三层堆叠纳米片沟道的3D堆叠FET，用于先进逻辑应用》*。本文旨在以通俗易懂的方式解释这项研究的意义。 **【研究亮点】** 该工作在2026年VLSI研讨会论文评审过程中获得了8.29分（满分10分）的杰出评分，在超过1000篇投稿论文中名列前茅，并被评为最佳论文。同时，它还被选为2026年VLSI技术亮点之一，并收录在研讨会的官方媒体资料包中，用于媒体推广。更多信息请参阅VLSI研讨会官方媒体资料包↗ (https://www.vlsisymposium.org/press-kit/)。 晶体管架构持续演进——从平面晶体管到FinFET，再到全环绕栅极（GAA）结构——每一代都提升了更精确控制电流的能力。然而，要进一步缩放逻辑器件，仅靠改进单个晶体管的控制是不够的。同样重要的是，如何更高效地排列n型和p型晶体管。 应对这一挑战的一个有前景的方案是3D堆叠FET。在传统设计中，n型和p型晶体管并排放置在平面上。相比之下，3D堆叠FET将两个晶体管垂直堆叠。这种方法能够在相同的芯片面积内集成更多晶体管，为推进下一代逻辑器件的缩放提供了新路径。 晶体管架构的演进：平面FET → FinFET → GAA → 3D堆叠FET \[图1\] 晶体管架构的演进：平面FET → FinFET → GAA → 3D堆叠FET 晶体管架构的演进：平面FET → FinFET → GAA → 3D堆叠FET \[图1\] 晶体管架构的演进：平面FET → FinFET → GAA → 3D堆叠FET ### **2. 为何垂直堆叠？** 在传统逻辑电路中，n型和p型晶体管并排放置在同一平面上。这种架构已成功使用数十年，并在实现当今高性能半导体器件方面发挥了关键作用。然而，随着对更高晶体管密度的需求持续增长，这种平面布局面临越来越大的限制。 用城市来类比很贴切。当可用土地变得稀缺时，城市规划者首先会减少建筑物间距，更高效地利用道路和开放空间。但最终，进一步的水平扩张变得不切实际。此时，解决方案是向上建造。高层建筑通过利用垂直维度，在同一块土地上创造出更多可用空间。 逻辑器件面临类似的挑战。并排放置n型和p型晶体管只能达到一定的密度水平。通过垂直堆叠它们，可以在相同的芯片面积内容纳更多晶体管。 换句话说，3D堆叠FET将晶体管布局从二维平面扩展到了垂直维度。 GAA架构天然地支持这种向三维集成的过渡。由于GAA器件采用可形成多层的纳米片沟道，它们为垂直堆叠和控制沟道提供了技术基础。从这个意义上说，3D堆叠FET并非与GAA完全不同的技术路线，而是可以看作是将GAA平台向第三维度延伸的下一步演进。 平面n型/p型晶体管布局与垂直堆叠晶体管布局的对比 \[图2\] 平面n型/p型晶体管布局与垂直堆叠晶体管布局的对比 平面n型/p型晶体管布局与垂直堆叠晶体管布局的对比 \[图2\] 平面n型/p型晶体管布局与垂直堆叠晶体管布局的对比 ### **3. 构建3D堆叠FET的三大关键挑战** 乍看之下，3D堆叠FET的概念似乎很简单。似乎只需将晶体管堆叠在一起即可。然而在实践中，实现这样的结构需要克服多项重大技术挑战。 主要有三大挑战： 第一，必须确保足够的电流导通路径。 第二，必须均匀形成多层沟道，并具有高晶体质量。 第三，上方和下方的晶体管必须彼此电隔离。 本研究针对这些挑战提出了技术解决方案。 **3-1. 扩展电流路径：三层堆叠纳米片沟道** 沟道是晶体管中电流流动的路径。如果沟道宽度不足，晶体管在开启时可能无法提供所需的驱动电流，从而可能限制器件性能。 3D堆叠FET在减小晶体管占位面积方面具有显著优势。然而，在缩小面积的同时，还必须保持足够的载流能力。 本工作的一项关键成果是在垂直集成n型和p型晶体管的同时，实现了两者的三层堆叠纳米片沟道。通过堆叠多个纳米片沟道，即使在高度紧凑的占位面积内，也能保持有效的沟道宽度。 这表明，3D堆叠FET能够在垂直集成架构中提供更高的密度以及足够的电流驱动能力。 3D堆叠FET结构的横截面视图 \[图3\] 3D堆叠FET结构的横截面视图 3D堆叠FET结构的横截面视图 \[图3\] 3D堆叠FET结构的横截面视图 **3-2. 创建高质量电流路径：用于均匀硅晶层的先进外延生长技术** 沟道宽度并非决定晶体管性能的唯一因素。即使电流路径很宽，如果存在缺陷或结构不均匀，也会导致电性能下降。 在多层面纳米片架构中，沟道质量变得更为关键。各层之间厚度、形状或晶体质量的微小变化都可能导致电流流动不均匀，最终影响器件性能和变异性。 这类似于高速公路。即使道路很宽，但如果路面不平整或不同路段的车道宽度差异很大，交通也无法顺畅流动。 同样的原理也适用于晶体管沟道。均匀的沟道尺寸和高晶体质量对于稳定的电流传输至关重要。 在GAA器件中，纳米片沟道是通过生长薄层硅基晶体层形成的。本工作中，外延生长工艺经过精确优化，在多个堆叠层中实现了高度均匀且无缺陷的纳米片沟道。 这一成就超越了简单的沟道堆叠。它展示了在整个结构中保持一致沟道质量的能力，为未来3D堆叠FET技术的性能和均匀性提供了关键基础。 晶体层均匀性对比 \[图4\] 晶体层均匀性对比 晶体层均匀性对比 \[图4\] 晶体层均匀性对比 **3-3. 分离上下晶体管：中间介质隔离层（MDI）** 3D堆叠FET的另一项关键技术是能够清晰分离上下晶体管。 用公寓楼来类比很合适。虽然所有住户共享同一栋楼，但每层之间由天花板和地板隔开，减少了住户之间的干扰。如果没有这种隔离，噪音和干扰会很容易在楼层间传播。 同样的原理也适用于3D堆叠FET。由于上下晶体管位置极为接近，需要一个专用的隔离结构来防止不必要的电学相互作用。这一角色由中间介质隔离层（MDI）承担。 MDI不仅仅是一个简单的绝缘层。它是分隔上下晶体管的关键边界，并为形成每个器件的栅极叠层提供了结构参考。 n型和p型晶体管需要不同的电学特性，因此需要不同的栅极材料。在传统平面布局中，这些器件可以在制造过程中横向分离。然而，在垂直堆叠架构中，两个器件直接上下排列，因此精确控制MDI的位置和厚度至关重要。 如果MDI层过薄或位置不当，上下晶体管之间可能会发生电耦合。反之，如果该层过厚或不均匀，则可能使每个晶体管所需的栅极结构形成变得复杂。 因此，MDI可以认为与堆叠技术本身同等重要。在3D堆叠FET中，成功不仅取决于堆叠器件的能力，还取决于精确分离它们的能力。 3D堆叠FET结构的横截面视图 \[图5\] 3D堆叠FET结构的横截面视图 3D堆叠FET结构的横截面视图 \[图5\] 3D堆叠FET结构的横截面视图 ### **4. 迈向更高密度的3D堆叠FET** 本工作一项特别重要的成就是展示了栅极间距仅为42 nm的3D堆叠FET。栅极间距是指相邻栅极之间的距离，减小这个距离可以实现更高的晶体管密度。 然而，随着栅极间距缩小，制造变得越来越具有挑战性。沟道、栅极、源/漏区、隔离层和接触结构都必须在非常有限的空间内以极高的精度形成。 对于3D堆叠FET来说，挑战更大。除了传统的平面缩放外，这些器件还需要精确的垂直堆叠和晶体管隔离。 因此，展示42 nm栅极间距的3D堆叠FET不仅仅意味着引入了一种新的晶体管架构。它证明了3D堆叠FET正在发展成为下一代逻辑器件的实用技术路径。 3D堆叠FET晶圆横截面（TEM） \[图6\] 3D堆叠FET晶圆横截面（TEM） 3D堆叠FET晶圆横截面（TEM） \[图6\] 3D堆叠FET晶圆横截面（TEM） ### **5. 展示电流控制与器件均匀性** 归根结底，晶体管的主要作用是控制电流。在关断时，漏电流必须保持极小。在开启时，必须有足够的电流流过以支持电路工作。同样重要的是，这些特性必须在同一晶圆上的众多器件中保持一致。 在本研究中，研究人员展示了42 nm栅极间距3D堆叠FET中n型和p型晶体管的电流控制特性。 3D堆叠FET的电流控制特性 \[图7\] 3D堆叠FET的电流控制特性 3D堆叠FET的电流控制特性 \[图7\] 3D堆叠FET的电流控制特性 此外，团队通过比较晶圆上多个器件的电学特性评估了器件均匀性。均匀性是半导体制造的关键要求，因为实际的芯片生产依赖于数百万甚至数十亿个晶体管表现出一致的行为。 3D堆叠FET中的电性能变化与工艺影响 \[图8\] 3D堆叠FET中的电性能变化与工艺影响 a) 源/漏外延对Ioff–IDsat特性的影响 b) 底部源/漏刻蚀轮廓对Ioff–VTlin特性的影响 3D堆叠FET中的电性能变化与工艺影响 \[图8\] 3D堆叠FET中的电性能变化与工艺影响 a) 源/漏外延对Ioff–IDsat特性的影响 b) 底部源/漏刻蚀轮廓对Ioff–VTlin特性的影响 ### **6. 不是GAA的终结，而是其3D演进** GAA代表了晶体管架构的重大创新，实现了对沟道更优异的静电控制。3D堆叠FET在此基础上，将GAA概念扩展到垂直维度。 逻辑技术如今已超越单纯缩小单个晶体管的挑战。工程师还必须确定如何更高效地排列n型和p型晶体管，如何以高均匀性形成多层沟道，以及如何精确隔离垂直堆叠的器件。 通过展示42 nm栅极间距、三层堆叠纳米片沟道、先进外延生长工艺、中间介质隔离层（MDI）以及经过验证的电性能，本工作凸显了3D堆叠FET作为未来逻辑技术关键使能者的技术潜力。 逻辑半导体的未来不再局限于二维平面。创新的舞台正在向第三维度扩展。 ### 相关内容 ### 相关内容